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metal-one pitches

Chinese translation: 第一层金属线之间的间距

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GLOSSARY ENTRY (DERIVED FROM QUESTION BELOW)
English term or phrase:metal-one pitches
Chinese translation:第一层金属线之间的间距
Entered by: clearwater
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01:35 Mar 7, 2007
English to Chinese translations [PRO]
Tech/Engineering - IT (Information Technology) / IC lithography
English term or phrase: metal-one pitches
In the lab, IBM used a 193-nm immersion scanner with a numerical aperture (NA) of 0.93. Using the Maskweaver optical proximity correction tools from ASML and a proprietary trilayer resist, IBM says it has demonstrated devices with metal-one pitches at 90 to 100 nm.
clearwater
China
Local time: 20:54
第一层金属线之间的间距/金属1间的间距
Explanation:
sorry for the previous confusion.
我又仔细的查了一下,metal1是指chip中的第一层金属线,一块芯片中会有好几层金属线。请见:http://nthucad.cs.nthu.edu.tw/~peng/tech/book/chap02.htm
在擴散工作完成後,再沈積另一層氧化層作為複晶矽與金屬導線間的絕緣層。雖然實際上使用銅線能擁有低電阻的導線,但目前導線材質仍使用鋁較多。在外野氧化物(field oxide)的適當位置開個切口,第一層金屬線(metal 1)將沈積在這個切口裡,這樣的切口所形成的取道(via)將作為層與層之間的連接。鋪設第二層金屬層需要額外的氧化、開切口、沈積的施工順序。在所有重要的電路特徵都形成之後,整個電路會被覆以最終的二氧化矽鈍態層(passivation layer)作為保護晶片不再受其他化學污染之用。
而metal 1 pitch是指的第一层金属线之间的间距,在下例中限为为3λ
基本的間隔與最小尺寸設計規則為:

‧金屬1(metal 1) 最小寬度為3λ,最小間隔為3λ。

‧金屬2(metal 2) 最小寬度為3λ,最小間隔為4λ。

在另一介绍掩膜板的材料中也有提到金属1积间的间距

http://www.google.co.uk/url?sa=t&ct=res&cd=21&url=http://www...


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Note added at 1 day20 hrs (2007-03-08 22:21:31 GMT)
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我觉得这个pitch应该不是指每层金属之间的距离吧,应该是指第一个金属层上的金属线与金属线之间的间距。
下文提到On metal one, the pitch is 0.5 micro m。如果说是层间的间距话,就不会用on metal one这种说法吧。

Intel has eschewed copper interconnect in favour of a low-k dielectric, in this case the fluorinated silicon oxide (SiOF) that is proving to be a popular replacement for standard silicon dioxide. To reduce the resistance of the aluminium interconnect used in all six layers without losing wire density, Intel has chosen to employ a high aspect ratio.

On metal one, the pitch is 0.5 micro m, allowing for the tight SRAM cells needed to implement large on-chip cache memories. With metal two and three pitched at 0.64 micro m, it rises to 1 micro m at metal four and 1.7 micro m on the top layer. Metal sheet resistance on the finest- pitch layer has fallen by about 20% compared with that used on the company's previous, 0.25 micro m process.

如果楼主实在不能决定的话,就模糊翻译成M1间距也未尝不可,网上也有这样的说法:
這家分析公司還懷疑聯電的90nm晶片是否真的有那麼小,因為其M1間距為240nm,閘長度為70nm。國際半導體技術藍圖顯示它們應該分別為214nm和37nm。不過,英特爾和德州儀器等其它著名公司也沒有達到這種尺寸。
(240nm看起来很大,不过这是2004年11月14日的文章,在那时应该是很先进的了)
http://www.eettaiwan.com/ART_8800352149_480202_d5d86f6c20041...

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Note added at 1 day20 hrs (2007-03-08 22:32:07 GMT)
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又看到一篇文章,我更肯定这个间距是指的金属线之间的间距了。

為了製造出那些更小電晶體所允諾的密度,採用65nm製程的最初幾個金屬層必須允許非常小的金屬間距。在90nm節點,Metal-1層上的間距首次變得如此細微,以致於必須採用光學接近校正(OPC)才能正確修正Metal-1光罩上的圖案。

在65nm節點,可能更多的金屬層需要採用OPC技術。儘管供應商很難確定究竟哪些層需要OPC,但據Bohr透露,在英特爾的65nm製程設計中,Metal-1到Metal-3都必須在193nm步進器上曝光,因此估計這些層都需要採用OPC。

“我們已經在OPC方面付出很多努力,以確保我們正製作的特性尺寸正是設計師所希望的。”Martin說道,“對於1x層來說更是如此,因為這些層具有最精細的金屬間距。”

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Note added at 1 day21 hrs (2007-03-08 22:37:01 GMT)
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第一个金属层上的金属间距/第一个金属层上金属线之间的间距/M1间距
1,2听起来挺罗嗦的,不过要说清楚地话也差不多要这么多字了;3只有内行人才能看懂
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sunnyxia
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sunnyxia


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第一层金属线之间的间距/金属1间的间距


Explanation:
sorry for the previous confusion.
我又仔细的查了一下,metal1是指chip中的第一层金属线,一块芯片中会有好几层金属线。请见:http://nthucad.cs.nthu.edu.tw/~peng/tech/book/chap02.htm
在擴散工作完成後,再沈積另一層氧化層作為複晶矽與金屬導線間的絕緣層。雖然實際上使用銅線能擁有低電阻的導線,但目前導線材質仍使用鋁較多。在外野氧化物(field oxide)的適當位置開個切口,第一層金屬線(metal 1)將沈積在這個切口裡,這樣的切口所形成的取道(via)將作為層與層之間的連接。鋪設第二層金屬層需要額外的氧化、開切口、沈積的施工順序。在所有重要的電路特徵都形成之後,整個電路會被覆以最終的二氧化矽鈍態層(passivation layer)作為保護晶片不再受其他化學污染之用。
而metal 1 pitch是指的第一层金属线之间的间距,在下例中限为为3λ
基本的間隔與最小尺寸設計規則為:

‧金屬1(metal 1) 最小寬度為3λ,最小間隔為3λ。

‧金屬2(metal 2) 最小寬度為3λ,最小間隔為4λ。

在另一介绍掩膜板的材料中也有提到金属1积间的间距

http://www.google.co.uk/url?sa=t&ct=res&cd=21&url=http://www...


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我觉得这个pitch应该不是指每层金属之间的距离吧,应该是指第一个金属层上的金属线与金属线之间的间距。
下文提到On metal one, the pitch is 0.5 micro m。如果说是层间的间距话,就不会用on metal one这种说法吧。

Intel has eschewed copper interconnect in favour of a low-k dielectric, in this case the fluorinated silicon oxide (SiOF) that is proving to be a popular replacement for standard silicon dioxide. To reduce the resistance of the aluminium interconnect used in all six layers without losing wire density, Intel has chosen to employ a high aspect ratio.

On metal one, the pitch is 0.5 micro m, allowing for the tight SRAM cells needed to implement large on-chip cache memories. With metal two and three pitched at 0.64 micro m, it rises to 1 micro m at metal four and 1.7 micro m on the top layer. Metal sheet resistance on the finest- pitch layer has fallen by about 20% compared with that used on the company's previous, 0.25 micro m process.

如果楼主实在不能决定的话,就模糊翻译成M1间距也未尝不可,网上也有这样的说法:
這家分析公司還懷疑聯電的90nm晶片是否真的有那麼小,因為其M1間距為240nm,閘長度為70nm。國際半導體技術藍圖顯示它們應該分別為214nm和37nm。不過,英特爾和德州儀器等其它著名公司也沒有達到這種尺寸。
(240nm看起来很大,不过这是2004年11月14日的文章,在那时应该是很先进的了)
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又看到一篇文章,我更肯定这个间距是指的金属线之间的间距了。

為了製造出那些更小電晶體所允諾的密度,採用65nm製程的最初幾個金屬層必須允許非常小的金屬間距。在90nm節點,Metal-1層上的間距首次變得如此細微,以致於必須採用光學接近校正(OPC)才能正確修正Metal-1光罩上的圖案。

在65nm節點,可能更多的金屬層需要採用OPC技術。儘管供應商很難確定究竟哪些層需要OPC,但據Bohr透露,在英特爾的65nm製程設計中,Metal-1到Metal-3都必須在193nm步進器上曝光,因此估計這些層都需要採用OPC。

“我們已經在OPC方面付出很多努力,以確保我們正製作的特性尺寸正是設計師所希望的。”Martin說道,“對於1x層來說更是如此,因為這些層具有最精細的金屬間距。”

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第一个金属层上的金属间距/第一个金属层上金属线之间的间距/M1间距
1,2听起来挺罗嗦的,不过要说清楚地话也差不多要这么多字了;3只有内行人才能看懂


    Reference: http://nthucad.cs.nthu.edu.tw/~peng/tech/book/chap02.htm
sunnyxia
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